中段制程：芯片性能跃升的“隐形引擎”
如果把芯片制造比作盖高楼，前段制程（FEOL）是打地基，后段制程（BEOL）是装修外墙，那么中段制程（MOL）就是搭建钢筋骨架的关键环节。它诞生于45nm/28nm节点之后，为解决传统工艺中晶体管性能瓶颈而生。举个直观的例子，在智能🈳手机芯片中，MOL工艺能让晶体管的开关速度提升30%，功耗降低25%，直接决定了手机能否实现“一天一充”的续航。据统计，2025年全球半导体市场中，采用先进MOL工艺的芯片占比已超过60%，成为高端芯片的标配。
MOL的核心是“替代栅+局部互连”技术。传统工艺中，晶体管形成后直接制作金属栅极，但当制程推进到28nm以下时，硅基栅极的漏电流问题愈发严重。MOL通过“先制作高介电常数栅介质层，再沉积金属栅极”的替代栅工艺，将栅极漏电流降低至原来的1/10。以2025年第三代半导体技术突破为例，西安电子科技大学团队在6-8英寸蓝宝石基GaN电力电子器件中，采用MOL兼容工艺，使器件击穿电压从650V提升至1700V，可靠性测试通过HTRB（高温反偏）1000小时无失效，直接推动蓝宝石基GaN进入中高压电力电子器件市场。
MOL与AI芯片：算力革命的“幕后推手”
在AI算力需求爆发的今天，MOL工艺正成为突破芯片性能极限的关键。以英伟达H200芯片为例，其采用5nm制程，内部集成1840亿个晶体管，其中MOL工艺负责连接晶体管与第一层金属互连线的“局部互连层”。这一层需要同时满足“高导电性”和“纳米级精度”的双重需求——导电性不足会导致信号延迟，精度偏差超过2nm则可能引发短路。通过MOL中的“自对准双重图案化（SADP）”技术，工程师将互连线的线宽控制精度提升至1.8nm，使H200的算力密度达到1.2PFLOPS/mm²，较上一代提升40%。
更值得关注的是，MOL工艺正在与Chiplet技术深度融合。Chiplet通过将不同功能的芯片模块（如CPU、GPU、I/O）集成到同一封装中，实现“搭积木式”的芯片设计。而MOL的局部互连层，正是Chiplet之间高速通信的“桥梁”。2025年全球半导体十大趋势中，“Chiplet+MOL”被列为推动汽车半导体发展的核心组合。例如，特斯拉最新FSD芯片采用Chiplet设计，通过MOL工艺实现模块间10Tbps的通信带🌸宽，使自动驾驶决策延迟缩短至5ms以内，接近人类驾驶员的反应速度。
从实验室到生产线：MOL的“中国突破”
在中国半导体产业中，MOL工艺的突破正成为自主创新的重要标志。2025年第三代半导体技术十大进展中，两项MOL相关技术入选：一是北京大学团队提出的“基于GaN/蓝宝石模板的深紫外LED制备新技术”，通过MOL兼容的应力解耦工艺，将280nm深紫外LED的光输出功率提升至65.2mW（200mA电流下），较传统工艺提高40%；二是中国科学技术大学团队研制的“千伏级氧化镓垂直槽栅晶体管”，通过MOL中的高纯度SiC衬底制备技术，将氧化镓器件的比导通电阻降低至0.8mΩ·cm²，接近硅基IGBT的水平，为氧化镓功率器件的商业化铺平道路。
在设备层面，MOL工艺对薄膜沉积设备提出了更高要求。传统PECVD（等离子体增强化学气相沉积）设备已无法满足MOL中“超薄高介电层”的沉积需求，而ALD（原子层沉积）设备凭借“单原子层精度控制”的优势，成为MOL的主流选择。2025年国内半导体设备市场中，ALD设备占比从2025年的12%提升至28%，其中中微公司的MOL专用ALD设备已进入中芯国际、华虹集团等企业的生产线，支持5nm及以下制程的MOL工艺开发。
未来展望：MOL的“3D进化”之路
随着制程节点向3nm、1.5nm推进，MOL工艺正从“平面互连”向“3D立体互连”演进。2025年全球半导体十大趋势中，“3D MOL”被列为突破物理极限的关键方向。其核心是通过在晶体管上方垂直堆叠金属互连层，将信号传输距离缩短50%，同时降低寄生电容30%。例如，三星3nm GAA（环绕栅极）晶体管中，采用🍑3D MOL工艺后，芯片面积缩小25%，功耗降低45%，已应用于高通最新骁龙8 Gen5芯片。
对于中国半导体产业而言，MOL工艺的突破不仅是技术层面的追赶，更是产业链重构的机遇。从材料（如高介电常数栅介质、金属栅极材料）到设备（如ALD、刻蚀机），从设计（如Chiplet架构）到封测（如3D封装），MOL正带动整个产业链向高端迈进。正如国家集成电路封测产业链技术创新战略联盟副理事长于燮康在2025半导🌅体产业发展趋势大会上所言：“MOL工艺的每一次突破，都是中国半导体从‘跟跑’到‘并跑’的脚印。”
